Nabory 2025 z obszaru Półprzewodniki
Set-up and integration of Design Enablement Teams (zamknięty)
DIGITAL-JU-CHIPS-2025-CSA-DET
Okres naboru: 4 czerwca 2025 r. – 30 lipca 2025
Cel naboru: Wzmocnienie europejskich zdolności projektowania półprzewodników poprzez utworzenie i integrację Design Enablement Teams (DET) – zespołów, które w chmurze udostępnią narzędzia EDA, PDK/ADK, ekspertyzę projektową oraz usługi prototypowania i produkcji, z myślą przede wszystkim o start-upach i MŚP.
Budżet: 5 000 000 EUR; poziom dofinansowania 100%; 10 grantów po ok. 0,5 mln EUR każdy
Okres realizacji: do 36 miesięcy
Typ beneficjentów:
Podmioty prawne z państw UE lub krajów stowarzyszonych z doświadczeniem w projektowaniu układów i formalnym dostępem do co najmniej jednej foundry (PDK/ADK): uczelnie, instytuty badawcze/RTO, design-house’y, centra kompetencji oraz przedsiębiorstwa – w tym MŚP – działające w obszarze EDA i projektowania półprzewodników (samodzielnie lub w konsorcjach).
Accelerator for Advanced Strained Silicon on Insulator Substrates (zamknięty)
Okres naboru: 8 lipca 2025 r. – 20 listopada 2025
Celem naboru jest stworzenie europejskiego akceleratora dla zaawansowanych substratów strained Silicon-on-Insulator (sSOI), zapewniającego otwarty dostęp do technologii i mocy produkcyjnych potrzebnych do przemysłowego wytwarzania wafli FD-SOI 7 nm. Projekt ma przyspieszyć przejście od badań do masowej produkcji, zbudować łańcuch wartości sSOI w UE oraz opracować ustandaryzowane Process Design Kits (PDK) dla projektantów układów scalonych.
Budżet: 30 000 000 EUR; poziom dofinansowania 50%
Okres realizacji: do 48 miesięcy
Typ beneficjentów:
Konsorcja złożone z podmiotów prawnych mających siedzibę w państwach UE lub krajach stowarzyszonych z programem Digital Europe, obejmujące m.in.:
- przedsiębiorstwa (w tym MŚP i duże firmy półprzewodnikowe),
- uczelnie i instytuty badawcze,
- organizacje pośredniczące/PPP działające w ekosystemie układów scalonych.
Partnerzy powinni wykazać kompetencje w zakresie materiałów półprzewodnikowych, procesów wytwarzania i walidacji FD-SOI.
Low-power Edge AI Chips (zamknięty)
Okres naboru: 8 lipca 2025 r. – 17 września 2025
Celem naboru jest rozwój prototypów low-power Edge-AI (TRL 6-7) łączących wysoką wydajność z ultra-niskim zużyciem energii dzięki technologiom takim jak pamięci nieulotne, neuromorficzne obliczenia, 3D heterogeneous integration czy fotonika krzemowa. Gotowe układy mają umożliwić inferencję AI w czasie rzeczywistym w urządzeniach edge (6G, systemy autonomiczne, automatyka przemysłowa, medtech) i wykorzystać istniejące linie pilotażowe oraz TEF-y, skracając drogę do skalowalnej produkcji w UE.
Budżet: 20 000 000 EUR; poziom dofinansowanie 50% (75% dla MŚP)
Okres realizacji: do 36 miesięcy
Typ beneficjentów:
Konsorcja (min. 3 podmioty z 3 różnych państw) złożone z legalnych jednostek z UE/krajów stowarzyszonych, w tym:
- przedsiębiorstwa półprzewodnikowe (MŚP i duże) oraz dostawcy IP/projektanci układów,
- uczelnie i ośrodki badawczo-technologiczne (RTO),
- integratorzy systemów / użytkownicy końcowi gotowi testować prototypy,
- inne organizacje wspierające ekosystem chipów (np. ECIC, PPP).
Konsorcjum musi wykazać kompetencje w projektowaniu, wytwarzaniu i walidacji układów scalonych Edge-AI.